全数字接收机DDS设计与实现

摘 要：直接数字频率合成技术（DDS）是当前使用最广泛的频率合成技术，它所产生的信号具有频率分辨率高、切换速度快、切换时相位连续、输出相位噪声低和可以产生任意波形等诸多优点，被广泛应用于通信、雷达、电子对抗和仪器仪表等诸多领域。该文首先介绍了此技术的基本结构和工作原理，其次通过verilong语言编写设计了一个DDS系统。

关键词：DDS FPGA 性能指标

中图分类号：TP273文献标识码：A文章编号1674-098X（2014）06（b）-0212-03

频率合成器是现代电子通信系统的重要组成部分，也是决定电子通信系统性能的关键部件之一，被喻为众多电子系统的“心脏”。伴随着现代通信技术的快速发展，通信系统对频率合成器提出了越来越高的要求。一个性能优良的频率合成器应具备输出相位噪声低、频率捷变速度快、输出频率范围宽和捷变频率点数多等特点。

直接数字频率合成（DDS）是继直接频率合成（DSS）和锁相环频率合成（PLL）之后出现的新的频率合成方法，它的出现导致了频率合成领域的第二次革命，由于它具有相对带宽很宽、频率捷变速度很快、频率分辨率很高、可输出宽带的正交信号、可编程和全数字化便于集成等众多优点，因此得到了快速的发展及广泛的应用。

1 DDS频率合成的原理与结构

DDS频率合成的原理如下：相位累加器由加法器与寄存器串联构成，在参考时钟fclk的控制下，输入端输入频率控制字，而寄存器能保留整个相位累加器的输出值。因此，累加器在每个时钟周期内都会将频率字K与上一次累加的相位结果相加，以得到本次累加输出。该累加值作为相位地址进入波形ROM存储器。ROM则根据这个相位地址值输出相应波形的量化幅值数据，然后经D/A转换器将波形幅值数据转换成所需要的模拟波形。最后，通过低通滤波器滤除不需要的频率分量，得到输出频谱纯净的波形。

DDS的原理结构图如图1所示。

在上图中，fclk为参考时钟频率，f0则是DDS的输出频率，T0=1/f0。K为频率控制字，N为相位累加器的字长，A为ROM地址线位数，D为ROM数据线位数，即DAC的位数。

2 DDS的硬件设计与实现

2.1 FPGA的简介

FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是基于PAL、GAL、CPLD等可编程器件的基础上发展的技术，作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，较好地解决定制电路的不足和克服原有可编程器件门电路数有限的缺陷。

2.2 FPGA的开发流程

一般来说，一个完整的FPGA设计流程有：电路设计与输入、功能仿真、综合、布局布线、布线后仿真、板级仿真验证等，如图2所示。

开发流程说明如下：一是电路设计输入。常用的电路设计输入方法有硬件描述语言（HDL，Hardware Description Lan- guage）、状态图与原理图输入等。目前大型设计多数采用的是HDL设计输入，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。二是功能仿真。电路设计完成后，利用专门的仿真工具对设计进行功能仿真，验证电路功能是否符合设计要求。三是综合优化。综合优化是指将HDL语言等设计输入翻译成由与、或、非门、RAM、触发器等基本逻辑单元组成的网表，并根据目标与约束条件优化所生成的逻辑连接，输出网表文件，供FPGA的布局布线器进行实现。四是实现与布局布线。利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生相应文件。五是后仿真验证。布局布线之后生成的仿真时延文件中包括门延时，还包括实际的布线延时，将这些时延信息反标到设计网表中，然后进行后仿真。后仿真较准确，能正确反映芯片的实际工作情况。一般来说，布线后仿真必须进行，以检查设计时序与FPGA的实际情况是否一致，确保设计的可靠性和稳定性。六是调试与加载配置。FPGA设计有两种配置形式：一种是直接由计算机经过专用下载电缆进行配置，另一种是由外围配置芯片进行上电时自动配置。

2.3 FPGA实现DDS的可能性

现场可编程门阵列（FPGA，Field Programmable Gate Array）是近年来得到快速发展的大规模可编程专用集成电路（ASIC），具有集成度高，方便简单，开发和上市周期短的特点，它是一种高集成度高密度的可编程逻辑器件，在数字设计和通信领域中得到迅速普及和广泛应用。

虽然目前各大芯片制造厂商相继推出采用先进CMOS工艺生产的DDS芯片（其中应用较为广泛的是AD公司的AD985X系列），为电路设计者提供了多样选择，但是用FPGA实现DDS技术有着着DDS芯片不能取代的优势，如用FPGA实现DDS技术比较灵活，它可以产生多种调制方式，利用多种组合方式，实现多个DDS芯片的功能等。

2.4 设计仿真与实现

在芯片设计过程中的每一个阶段，进行模拟仿真是十分必要的，这样可以尽早的发现问题，及时修改设计，从而保证设计过程的准确性。

在确定DDS设计方案和功能划分后，用Verilog代码对设计进行RTL级建模。编译完成后，创建波形仿真文件，并在此环境下通过施加合理的激励向量对它们进行功能验证。接着用Quartus II对设计进行综合优化，把设计翻译成由基本逻辑单元组成的网表，并把网表适配到选定的Cyclone II系列中的EP2S60F1020C3开发板上。这个过程中可能会遇到一些问题，主要是因为使用了不能综合的verilog语言对设计进行建模。这时就要对它们进行修改，使之可综合。此外，综合时软件会根据内部的算法对部分逻辑进行合并或消去，这也许会与设计者的初衷不太一致，所以还要进行后仿真。最后用Quartus II内嵌的SignalTap II对设计进行了在线逻辑分析。SignalTap是一种FPGA在线片内信号分析工具，它的主要功能是通过JTAG口，在线、实时地读出FPGA的内部信号。其基本原理是利用FPGA中未使用的RAM块，根据用户设定的触发条件将信号实时地保存到这些RAM中，然后再通过JTAG口传送到计算机，最后在计算机屏幕上显示出时序波形。

2.5 波形仿真与综合

本次设计中，将DDS系统的各参数设置如下：相位累加器的位数N=26，对波形存储器进行寻址的地址位位数A=16，波形存储器输出数据位D=10，参考时钟 MHz。

本文中所设计DDS系统可合成频率和相位可变的正弦波，即正弦波的频率和初始相位是可随工程需要而变化的。文中使用verilog语言对DDS的上述功能进行了程序编写，然后在Quartus II中进行编译，然后建立波形文件并得到仿真波形如下图所示。

图3（a）、图3（b）和图3（c）中，data代表频率控制字，phase代表初始相位值。三幅图分别表示初始相位phase为0、π/2、π，频率控制字同为50000时的仿真波形，图中的sine即表示各种参数下的输出正弦波形。整个图2是验证DDS系统初始相位可调的功能。

图4中，data代表频率控制字，phase代表初始相位值。此图是在data=100000，phase=0时仿真出的波形。将此图与图3（a）进行比较可看出，输出波形的频率变为原来的两倍左右，这是由于频率控制字由50000变成了100000所致。输出频率的公式为：f0=（Kfclk）/2N（其中，K为频率合成控制字（也即为此处的phase），fclk为参考时钟频率，N为相位累加器的输出位数）。由此公式可知，输出频率f0是和频率控制字成正比的。因此，当频率控制字变为原来的两倍时，输出频率也应为原频率的两倍。故由图4可验证DDS系统频率可变的功能。

在对代码的验证完成之后，再利用Quartus II对整个程序的顶层模块进行综合，其RTL视图如图5所示。

表1是对DDS系统的I/O端的信号说明。其中，random_n模块产生随机序列，并将此序列与相位累加值相加，用以消除相位截断误差的周期性，从而提高系统性能；rom_sine为波形存储器。此模块是对Quartus II的IP核功能的一个运用，具体来说是先利用MATLAB将一个周期的正弦波分成1024位，然后将产生的1024个幅度值以矩阵形式存储起来，并生成mif文件。再通过Quartus II调用这个mif文件生成相应的.v文件，生成的.v文件的输入即是地址，输出即是幅度值。

2.6 系统的性能

由上述可知，本设计所选参数为：相位累加器的位数N=26，对波形存储器进行寻址的地址位位数A=16，波形存储器输出数据位D=10，参考时钟 MHz。则系统的频率分辨率为Hz。

而对于频率合成范围，其下限为1.5 Hz.而由奈奎斯特定理可知，其上限为时钟频率100 MHz的1/2，而在实际工作中由于硬件特性等原因，所以实际的输出频率一般为时钟频率的1/4左右，即上限频率约为25 MHz左右。所以此DDS系统的频率合成范围大致为1.5 Hz到25 MHz。

做出此系统的输出信号频谱图，再通过一系列的公式运算可得最大无杂散动态范围SFDR约为84.6140 dB，信噪比SNR约为61.8985 dB。由这些数据可看出，所设计的DDS系统是基本满足要求。

3 结语

直接数字频率合成技术（DDS）是近年来迅速发展的频率合成技术，它具有极快的频率转换时间、很高的频率分辨率和任意波形生成等其他传统频率合成技术无法比拟的特性，从而令其在电子领域具有十分广阔的应用前景。同时，我们也应注意到DDS的全数字结构决定了其输出频谱杂散较大，因此对DDS频谱和杂散的研究是今后的一个重要课题。

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